`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 10:24:08 09/10/2010 // Design Name: // Module Name: nand_latch // Project Name: // Target Devices: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module nand_latch( input d, input set, output reg q, output reg q_bar ); always @ (d or set) begin if (set == 1) begin q = d; q_bar = ~d; end end endmodule